能够让您的IC样品在FIB电路修补后，可以回去做电性测试，是不论怎么样的工艺都必须要的基础条件。有了这个前提下，宜特工程师将会和您讨论三大要点:1. 了解您设计的IC电路特性与修补目的
2.建议电路布局及讨论可破坏范围 3.精准协助您寻找最佳目标点，提高电路修补可行性。
而当随着芯片晶体管的密度随着工艺微缩而倍增，今年7奈米每平方毫米的密度约为16nm的3.5倍，难度肯定大幅度上升。不过不管什么工艺，以上三大要点是FIB电路修补前需讨论沟通的基础工，忽略不得。

进入晶背(Backside)修补工程的第一个阶段，首先面对的是Substrate层(Silicon)；终端产品形式会决定包装厚度规格，其芯片的厚度，通常由硅晶圆时的31mil，研磨至8~12mil，不过这样的厚度，对微/奈米等级的FIB电路修补并无法直接开始手术，为此，我们将依照第一点的三大步骤布局规划，定义蚀刻范围的「局部削洗Silicon层的减薄厚度」(milling silicon trench，Max size 350*350um)，不过如何提高沟槽(Trench)内表面平整度(参见图二)以及判断终点(End point)位置(参见图三)，避免过度蚀刻(Over Etching)(参见图四)，将是两大关键技术；以7奈米为例，Silicon厚度保留在1~2微米为最佳(参见图五)，这是电路修补前的关键步骤。

先进工艺，特别是7奈米工艺的金属与介电层的间隙、宽度、厚度，多为40奈米(nm)或以下，面对薄且小的工艺，精准定位目标、清楚辨识电路是最大的挑战，而且电路修补的过程经常是以「秒」来计算，稍一失误将前功尽弃。

该如何精准定位目标呢? 由于从晶背施工，以电子显微镜成像是无法看到线路，需先使用红外线摄影机穿透并依靠四个角落来进行初步定位让GDS对准芯片，再利用一个或多个参考点(reference point)，多次定位以降低误差，通常距离目标点最远100微米(um)即可定位，不过越远误差就越高；建议选择距离目标点20微米(um)内，约2*2微米(um) 可破坏区域做为定位点，实际误差可降至150奈米(nm)。

先进工艺等级的电路修补，若使用了不适合的气体参数及施工方法，一将过度蚀刻(over etching)造成断路无法补救，二是暴露非必要金属层，在先进工艺中此状况经常无法被发现，若此点需要连接到其他位置，填入金属导体后就造成短路失效，IC样品将得到错误或不符合预期的电性(参见图六、图七及图八。)所以必须调校出最佳蚀刻参数与气体，将可避免过曝金属层。